基于FPGA的数字分频器设计

[里德人名地址录]跟随集成电流技术的迅速开展,半导体记忆、微处理器和宁静中间定位技术的开展。FPGA不普通的值得信赖的。、运转快、摞合性在电子设计中具有重要意义。。作为可编程的逻辑器件,几乎没有二十年,FPGA就从电子补充设备退化而来。。跟随半导体技术的先进,FPGA器件的设计技术取等等飞跃开展及溃。

 1. 概述

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跟随集成电流技术的迅速开展,半导体记忆、微处理器和宁静中间定位技术的开展。FPGA不普通的值得信赖的。、运转快、摞合性在电子设计中具有重要意义。。作为可编程的逻辑器件,几乎没有二十年,FPGA就从电子补充设备退化而来。。跟随半导体技术的先进,FPGA器件的设计技术取等等飞跃开展及溃。

分频器通常用来瓜分考虑到座钟频率的频率。,记下所需的座钟频率。。在DigITA的设计中常常应用诸多形形色色的的频率座钟脉冲。,普通采取由本人集正中鹄的晶振座钟频率来发作所必要的形形色色的频率的座钟脉冲的方式举行座钟分频。

在FPGA的设计中,分频器是一种频率较高的根本设计。,PLL资源在诸多设计中常常被应用。,比如,应用Xilinx的DLL和Altera的PLL来瓜分座钟。、倍频移相。在少许场所,座钟精确的不高。,座钟源通常用于座钟源的座钟。。

分频器是本人根本电流。,普通包含数字分频器。、模仿分频器和无线电频率分频器。按照形形色色的的设计必要,偶尔它必要相当的占空比。。数字分频器是由于自动记录器规律的。,重担是分频系数。。模仿分频器是本人分频器。,用阻带通引起(比如,带发言人的发言人I)。无线电频率分频器亦过滤器的规律。,表里腐败、衰退的状态,感应淬火引起。

跟随FPGA技术的开展,由于FPGA技术的数字分频器设计默想。数字分频器通常分为完整的分频器和分分频器。。也必要分分频器。。

本设计由于FPGA数字分频器。,经过VHDL计算机硬件设计释放宣言,对所设计的除法器举行了虚构的。。

2. 数字分频器的设计

数字分频器的设计与模仿DIVID形形色色的。,数字分频器可以使用泉水电流设计座钟频率。。分频器的本人重要指标是占空比。,就是说,高脉冲在绝对的革命正中鹄的攀登在本人革命内。。占空比通常是1:1。,1: n和形形色色的攀登的宁静请求允许,关税与关税的攀登是形形色色的的。,因而座钟切割的规律是形形色色的的。。在FPGA的数字分频器设计中,它被分为完整的除法器。、分N分频器与分分频器。现时我们家绍介完整的除法器的设计。、分分频器的设计与分频率DI的设计。

完整的除法器的设计

完整的除法器是援用中间的完整的复杂的相干。。完整的分频器的分频器通常包含怪人频率DIV。。但座钟切割的规律会按照请求允许而变更。,但直立支柱自动记录器的规律可以用来引起它。。

偶数分频器的设计规律对比地简略。,首要应用自动记录器引起。。授给物n(n偶数)被瓜分。,设置自动记录器计数计数以泉水频率DIV的发酵沿。当自动记录器值为0((n/2)- 1)时,出口出口座钟臂板信号装置。,同时,向自动记录器装修为出一套新题臂板信号装置。,因而,下本人座钟的发酵沿就来了。,自动记录器重新开始计数,从刚过去的革命。

怪人分频器的设计规律与EVE不普通的相像。,是经过自动记录器引起的。。设想你想举行N(n)个分频。,可以连续的设计N自动记录器。。替代的方式是选择两个自动记录器CNT1和CNT2。,座钟的发酵沿和滴沿辨别是非泉水计数。。cnt1和cnt2均当自动记录器值为0((n/2)- 1)时,出口出口座钟臂板信号装置。,同时,向自动记录器装修座钟重新安放或安置臂板信号装置。,因而,下本人座钟的发酵沿就来了。,自动记录器重新开始计数,因而环绕。。由此可知,自动记录器CNT1和CNT2的引起是胜任的的。,全然翻转形形色色的的使锋利。,上个的出口座钟是CkkOUT。 = clk1 + clk2。

分分频器的设计

少数分频的根本规律是采取脉冲哼哼哈哈自动记录器和锁相环技术先设计两个形形色色的分频比的完整的分频器,而且经过把持呈现次数来买到少数。,当分频系数为(n为完整的)时,受约束的脉冲工夫,使出口脉冲频率不乱。,而不是本人N分频。,初级N-1分频。

分分频器有多种发明才能。,但根本原则是同样地的。,在多个频率范围内计数本人或多个革命。,因而,在总体平均值中买到分频率比。。替代的方式是瓜分频率。,应用状态机和自动记录器。授给物座钟臂板信号装置的频率为1kHz。,发作750kHz所需的分频臂板信号装置,其分频系数为6/8。。根本设计思惟是,在8个座钟臂板信号装置中保存6个座钟臂板信号装置。。这种方式必要先期设定状态机的标号。,它首要用于变卖哪个分频率系数应该是U。。设想频率系数发作变更。,它必要在内部举行修正。。

双重方法预分频N分频器的设计方式,授给物你想做M。,n座钟分频(m)、n是完整的。,且n<10),由于只有一位少数,因而总共要举行10次分频。总的规律是:举行n次m+1分频,10-n次m分频。比如,设计本人分频系数为的分频器,将少数教派的6按倍积累,授给物积累的值为a,设想a<10,则举行3分频,设想a<10下次则加上6。此后,设想a>=10,而且举行4分频。,4分频后来再将积累值减去4后与10对比地以决议下次分频是4分频完全相同的3分频,因而分频器设计成6次4分频,4倍3分频,总频率为(6×4+4×3)/(6±4) = 。

分分频器的设计

分分频器的材料输出教派根本胜任的。,形形色色的之处分娩数字显示教派显示了三位FRE。。由于分可以在少许包围中被替换成少数教派。,因而分分频的设计思惟与FrACT不普通的相像的人。。授给物分频,总分频是由分母M决议的。,正规军是家具n次j+1分频和m n次j FRQ。。这两种分频方式与分频率很相像。。积聚成果大于或胜任分母或更少。。

3. 数字分频器的FPGA设计与虚构的

8192kHz商议座钟的FPGA座钟分频,辨别是非记下1024kHz。。、512kHz、256kHz和1kHz的座钟频率,8分频是必须的。、16分频、32分频8192分频。当应用FPGA设计完整的分频器时,,VHDL计算机硬件代理释放宣言由自动记录器引起。。

3.1 1024kHz座钟分频

按照所需的座钟频率,座钟为1024kHz。,安瓿吸入剂振荡器的座钟频率为8192kHz。,安瓿吸入剂振荡器座钟和所需的座钟频率恰恰为8。,因而,我们家必要将8192kHz的安瓿吸入剂座钟分为8个频率DIV。。按照完整的分频器的设计规律,经过逻辑设计器,使用VHDL计算机硬件代理释放宣言来举行8分频的分频器设计。不过,8是方程式的。,因而我们家必要设计本人偶数除法器。。经过虚构的软件对设计情节举行了校对。,成果如图3-1所示。。

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图3-1 1024kHz座钟分频

如图3-1所示,当8192kHz安瓿吸入剂座钟输出8个座钟,体系出口1个座钟。。。。,就是说,本人1024kHz的频率座钟。。在程序设计者中应用自动记录器。,当自动记录器值为0((n/2)- 1)=-3时,出口出口座钟臂板信号装置。,同时,向自动记录器装修为出一套新题臂板信号装置。,因而,下本人座钟的发酵沿就来了。,自动记录器重新开始计数,生活发行量。

3.2 512kHz座钟分频

按照所需的座钟频率,座钟为512kHz。,安瓿吸入剂振荡器的座钟频率为8192kHz。,安瓿吸入剂振荡器座钟和所需的座钟频率恰恰为1。,因而,我们家必要将8192kHz的安瓿吸入剂座钟分为16个频率DI。。按照完整的分频器的设计规律,经过逻辑设计器,使用VHDL计算机硬件代理释放宣言来举行16分频的分频器设计。不过,16是方程式的。,因而我们家必要设计本人偶数除法器。。经过虚构的软件对设计情节举行了校对。,成果如图3-2所示。。

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图3-2 512kHz座钟分频

如图3-2所示,当8192kHz安瓿吸入剂座钟输出16个座钟,体系出口1个座钟。。。。,就是说,本人512kHz的频率座钟。。在程序设计者中应用自动记录器。,当自动记录器值为0((n/2)- 1)=-7时,出口出口座钟臂板信号装置。,同时,向自动记录器装修为出一套新题臂板信号装置。,因而,下本人座钟的发酵沿就来了。,自动记录器重新开始计数,生活发行量。

3.3 256kHz座钟分频

按照所需的座钟频率,座钟为256kHz。,安瓿吸入剂振荡器的座钟频率为8192kHz。,安瓿吸入剂振荡器座钟和所需的座钟频率恰恰为3。,因而,我们家必要将8192kHz的安瓿吸入剂座钟分为32个频率DI。。按照完整的分频器的设计规律,经过逻辑设计器,使用VHDL计算机硬件代理释放宣言来举行32分频的分频器设计。不过,32是方程式的。,因而我们家必要设计本人偶数除法器。。经过虚构的软件对设计情节举行了校对。,成果如图3-3所示。。

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图3-3 256kHz座钟分频

如图3-3所示,当8192kHz安瓿吸入剂座钟输出32个座钟,体系出口1个座钟。。。。,就是说,本人256kHz的频率座钟。。在程序设计者中应用自动记录器。,当自动记录器值为0((n/2)- 1)=-15时,出口出口座钟臂板信号装置。,同时,向自动记录器装修为出一套新题臂板信号装置。,因而,下本人座钟的发酵沿就来了。,自动记录器重新开始计数,生活发行量。

3.4 1kHz座钟分频

按照所需的座钟频率,座钟为1kHz。,安瓿吸入剂振荡器的座钟频率为8192kHz。,安瓿吸入剂振荡器座钟和所需的座钟频率恰恰为8。,因而必要对8192kHz的晶振座钟举行8192分频来买到所必要的座钟。按照完整的分频器的设计规律,经过逻辑设计器,使用VHDL计算机硬件代理释放宣言来举行8192分频的分频器设计。不过,8192是方程式的。,因而我们家必要设计本人偶数除法器。。经过虚构的软件对设计情节举行了校对。,成果如图3-4所示。。

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图3-4 1kHz座钟分频

如图3-4所示,当8192kHz安瓿吸入剂座钟输出8个座钟,体系出口1个座钟。。。。,就是说,本人1kHz的频率座钟。。在程序设计者中应用自动记录器。,当自动记录器值为0((n/2)- 1)=-4095时,出口出口座钟臂板信号装置。,同时,向自动记录器装修为出一套新题臂板信号装置。,因而,下本人座钟的发酵沿就来了。,自动记录器重新开始计数,生活发行量。

4. 标签

本文给予了由于FPGA的数字分频器设计方式。使用自动记录器设计方式,对8192kHz的直立支柱座钟举行分频。,辨别是非记下1024kHz。。、512kHz、256kHz和1kHz的座钟频率。宁静偶数分频也可以采取相像的方式来瓜分。。虚构的成果校对了设计的有效。。

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